materi

Organisasi Memori Utama, Hierarki Memori, dan Cache Memory

Hierarki Memori Komputer, Memori Utama (DRAM), dan Organisasi Cache Memory

Pembahasan mendalam mengenai arsitektur hierarki piramida memori komputer modern yang dirancang untuk mengatasi ketimpangan kecepatan (speed gap / memory wall) antara siklus mikroprosesor CPU yang sangat cepat dengan memori sekunder yang lambat.

1. Hierarki Memori & Prinsip Lokalitas (Locality of Reference)

Arsitektur memori dirancang secara berjenjang: Register CPU →\to Cache L1/L2/L3 →\to Memori Utama (RAM) →\to Penyimpanan Sekunder (NVMe/SSD/HDD). Efisiensi cache bekerja berdasarkan dua hukum fisika komputasi:

  • Temporal Locality (Lokalitas Waktu): Instruksi atau data yang baru saja diakses memiliki probabilitas sangat tinggi untuk segera diakses kembali dalam waktu dekat (contoh: blok instruksi di dalam loop atau pemanggilan fungsi berulang).
  • Spatial Locality (Lokalitas Ruang): Alamat memori yang posisinya berdekatan secara fisik dengan data yang baru diakses memiliki kemungkinan tinggi untuk diakses berikutnya (contoh: penelusuran elemen array sekuensial).

2. Struktur Fisik Memori Utama (DRAM vs SRAM)

  • SRAM (Static RAM): Menggunakan rangkaian flip-flop 6-transistor per bit data. Berkecepatan sangat tinggi, tidak membutuhkan refresh periodik, namun berukuran fisik besar dan mahal; digunakan sebagai memori cache internal CPU.
  • DRAM (Dynamic RAM): Menggunakan 1 transistor dan 1 kapasitor per bit. Berkapasitas tinggi dan padat, namun kapasitor mengalami kebocoran muatan sehingga membutuhkan sirkuit penyegar periodik (refresh cycle); digunakan sebagai modul RAM utama DDR4/DDR5.

3. Teknik Pemetaan Cache (Cache Mapping Architectures)

  1. Direct Mapping: Setiap blok memori utama dipetakan secara kaku ke tepat satu baris cache tertentu (i=j(modm)i = j \pmod m). Sederhana dan murah, namun rentan conflict miss.
  2. Fully Associative Mapping: Blok memori bebas ditaruh pada sembarang saluran cache yang kosong. Fleksibel dengan hit-rate tertinggi, namun membutuhkan sirkuit pencarian tag paralel yang kompleks.
  3. K-Way Set-Associative Mapping: Kompromi optimal industri di mana cache dibagi ke dalam sejumlah set yang masing-masing menampung kk baris cache.

4. Berkas Kuliah Lengkap

  • Dokumen slide perkuliahan resmi: Pertemuan 4 Memory Utama.pdf.

Attachments

Back to Academics